La evaluación errónea de YC sobre los LLMs para el diseño de chips

YC está entendiendo mal a los LLMs en el diseño de chips

• YC propuso recientemente, en una solicitud para startups, usar LLMs en el diseño de chips. Sin embargo, esta propuesta parece malinterpretar los principales desafíos del diseño de chips. Los LLMs a veces pueden escribir código Verilog, pero su rendimiento sigue estando por debajo del humano. En particular, los LLMs no pueden diseñar nuevas arquitecturas de chips, que son el principal motor de mejora del rendimiento en los chips aceleradores modernos.

Síntesis de alto nivel, una vez más

• La síntesis de alto nivel (HLS) comenzó en 1998, cuando Forte Design Systems desarrolló una herramienta llamada Cynthesizer. Esta herramienta podía convertir automáticamente SystemC a Verilog. Sin embargo, HLS no tuvo un gran éxito en el diseño de chips. Xilinx (ahora AMD) apoyó HLS con el objetivo de acelerar FPGA, pero el rendimiento de las herramientas HLS sigue siendo limitado.

¿Qué nuevos aceleradores podrían crear los LLMs?

• Las herramientas HLS no tuvieron éxito en chips de alto valor y gran volumen. Es muy probable que los LLMs enfrenten desafíos similares. Sin embargo, los LLMs pueden ayudar a que ingenieros sin experiencia en silicio aprovechen la aceleración por hardware. Por ejemplo, se ha tenido éxito con la aceleración mediante FPGA en trabajos de genómica y CFD.

Lo que los LLMs sí pueden hacer en el diseño de chips

• Los LLMs pueden reducir el costo del diseño de chips, pero principalmente para mercados de bajo valor. Sin embargo, los LLMs podrían ser útiles para resolver la escasez de personal de verificación en el diseño de chips. Se necesitan el doble de ingenieros de verificación que diseñadores, pero actualmente es difícil encontrar buenos ingenieros de verificación. Si los LLMs pueden hacer que la verificación sea más rápida y sencilla, eso podría aportar un gran valor a las empresas de semiconductores.

• En última instancia, los LLMs harán que el diseño de chips sea más barato. Pero esto beneficiará sobre todo a las grandes empresas de semiconductores, a las startups tradicionales de chips y a las startups de software EDA que venden herramientas basadas en LLM. Los LLMs no ayudarán a crear chips 100 veces mejores ni a atacar mercados que carecen de aceleración por hardware.

[GN⁺]

Opinión de Hacker News

• Hay quienes opinan que los LLM todavía tienen mucho camino por recorrer en el campo del EDA

  • Los LLM entienden mal los problemas de diseño de circuitos y también cometen errores de cálculo
  • Las herramientas de IA ayudan a entender los circuitos, pero pasan por alto algunas funciones
  • Se necesitan herramientas especializadas

• Los LLM pueden ser útiles en la generación de ideas y en la etapa de aprendizaje

  • Usar LLM en el núcleo de sistemas complejos puede generar problemas de confiabilidad

• Opinión de alguien con experiencia trabajando en el equipo de arquitectura DSP de Qualcomm

  • En el diseño de chips, mucho tiempo se dedica a redactar documentación y responder preguntas
  • Los LLM pueden ayudar a hacer estas tareas más rápido

• Intento en Silogy de mejorar la depuración de pruebas usando agentes de IA

  • Analizan código y logs, e incorporan la retroalimentación de los ingenieros para mejorar las hipótesis

• Hay quienes opinan que aplicar LLM al diseño de chips no es fácil

  • Cuando el mercado es pequeño o el chip es crítico, la efectividad de los LLM es limitada
  • A diferencia del software, el diseño de chips no es un campo al que los hackers puedan acceder fácilmente

• Réplica a la opinión de que aplicar IA al diseño de chips es complejo

  • Existe la expectativa de que los LLM mejoren más en el futuro
  • Se mencionan casos de avance de los LLM en arte digital y música

• Crítica a la forma en que YC invierte en IA

  • Hay quienes opinan que usar LLM en diseño de chips no es técnicamente razonable
  • Se critica que el objetivo de YC está más en generar ganancias que en la innovación

• Hay quienes opinan que los LLM todavía no están listos para el diseño ASIC

  • Se señala la ineficiencia de la arquitectura de von Neumann y se propone un nuevo enfoque
  • Se propone una forma de acelerar el cómputo con una solución general

• Opinión de alguien con 30 años de experiencia en diseño de chips

  • Existen intentos de automatizar el flujo de diseño usando IA
  • Las herramientas de síntesis de alto nivel casi no se usan en el diseño real de chips