Los sorprendentes hallazgos que un escáner CT descubrió dentro del encapsulado cerámico del procesador 386

• El procesador Intel 386 se lanzó en 1985 como el primer chip x86 de 32 bits.
• Los resultados del escaneo 3D por CT de Lumafield revelan que dentro del encapsulado cerámico hay 6 capas complejas de cableado, junto con delgadas líneas de contacto metálico lateral casi invisibles.
• Se mejoró la estabilidad del chip al aplicar una estructura de dos redes de alimentación independientes para I/O y la lógica.
• Para realizar el revestimiento con oro (electrodeposición) de cada pin durante la fabricación, se usan pequeños alambres laterales conectados al exterior.
• La complejidad del paquete del 386 se considera un avance técnico significativo, incluso comparada con los paquetes de procesadores modernos.

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Análisis de la estructura interna del paquete cerámico del procesador 386

Presentación y apariencia externa del procesador 386

• El procesador 386 lanzado por Intel en 1985 fue el primer chip de 32 bits de la familia x86.
• El chip está alojado en un encapsulado cerámico cuadrado con 132 pines de acabado dorado que sobresalen por la parte inferior.
• Aunque su apariencia parece simple, internamente tiene una estructura mucho más compleja de lo esperado.

Descubrimiento de la estructura interna mediante escaneo CT

• El escaneo 3D por CT realizado por Lumafield confirmó que había 6 capas de cableado complejas dentro del encapsulado cerámico.
• En el interior del chip hay hilos metálicos casi invisibles, conectados al lateral del paquete.
• En el interior hay una red de alimentación y tierra separadas para I/O y el circuito lógico de la CPU.

Paquete cerámico, pads y cableado

• El paquete 386 incluye contactos metálicos de 2 niveles (2-tier) ubicados alrededor del die.
• El diámetro de los bond wires es de unos 35 μm, más delgado que un cabello.
• A través de los bond wires, señal y energía se conectan de forma jerárquica entre dado-pad-pin-placa base.
• Por dentro tiene una estructura similar a una PCB de seis capas en material cerámico.

Fabricación cerámica y estructura de electrodos

• La fabricación comienza con una hoja verde cerámica flexible (mezcla con aglutinante), y pasa por el corte de hoyos de vía y la formación de hilos.
• Varias capas se apilan y luego se sinterizan a alta temperatura para formar una estructura robusta.
• Los pines y pads internos se conectan al die con bond wires de oro después de aplicar el revestimiento dorado y se completa soldando una tapa metálica.
• Tras las pruebas y el etiquetado, se envía.

Estructura de las capas de interconexión (capa de señal/capa de potencia)

• Capa de señal: una traza metálica conecta el shelf pad y los pines del paquete, y se conecta al die mediante bond wires.
• Capa de potencia: está formada por una única cara conductora (plane) con numerosos agujeros y vías de pin.
• Entre la capa de potencia y la capa de señal existen varias conexiones por vías que forman una interfaz jerárquica de cableado.

Alambres laterales para electrodeposición (Electroplating Contacts)

• Durante la fabricación, para que cada pin funcione como cátodo y pueda recibir el electrodeposito de oro, cada pin se conecta con un pequeño alambre que se extiende individualmente hasta el lateral del paquete.
• Este alambre apenas se distingue en la parte de la esquina del paquete, y el escaneo CT permite ver visualmente la estructura interna de conexión.

Duplicación de la red de alimentación

• En el 386, 20 pines (Vcc) y 21 pines (Vss) están conectados respectivamente a +5V y tierra.
• Al separar la alimentación y la tierra de I/O y la lógica, se evita que las variaciones de voltaje durante la operación de I/O se introduzcan en la lógica.
• Aunque la placa base usa la misma fuente, los condensadores de desacoplo suprimen los picos de voltaje y aseguran la estabilidad del circuito lógico.

Uso de pines No Connect (NC)

• El paquete 386 tiene 8 pines NC (No Connect).
• El die cuenta con pads de conexión, pero en algunos no hay realmente bond wires.
• Estos pads NC pueden usarse durante las pruebas para acceder a señales internas.
• Uno de los pines NC está realmente conectado, por lo que a través de ese pin podría ser posible observar señales inusuales.

Mapeo de pines de los pads internos del die

• A diferencia de la estructura DIP tradicional, en una configuración PGA (Pin Grid Array) el mapeo de pin-pad no es claro.
• Mediante el análisis de datos de CT se rastrea la relación de conexión entre cada pad del die y los pines externos.
• Esta información no había sido divulgada casi en su totalidad al público.

Historia y cambios en el empaquetado de Intel

• Los primeros procesadores de Intel tenían limitaciones de rendimiento por el número limitado de pines y por el paquete pequeño.
• A partir del 386, el encapsulado cerámico de 132 pines mejoró la escalabilidad, rendimiento y disipación térmica.
• Sin embargo, cuando el costo del paquete cerámico superó al del die, se introdujo también una versión de paquete plástico (PQFP), más económica y fácil de producir en masa.
• Los procesadores modernos llegan a tener un número de conexiones muy superior, como 2049 bolas de soldadura (BGA) o 7529 contactos (LGA).

Conclusión

• Aunque el paquete del 386 parece simple en apariencia externa, incorpora tecnologías bastante complejas, como contactos de recubrimiento electrolítico, cableado de 6 capas y una red de alimentación doble.
• Los paquetes de procesadores modernos esconden más estructuras ocultas y secretos técnicos que este.

[GN⁺]

Comentario de Hacker News

• Me recuerda mucho a una experiencia anterior; en su momento analicé las propiedades de fatiga termo-mecánica por ciclos repetidos de un encapsulado usando CAD, FEA y pruebas experimentales, y descubrí que en la mayoría de los casos no era un problema grave, pero aun así no recomendaría encender y apagar un PC antiguo a diario en un museo.

  • No estoy seguro de cómo se realizan en VLSI las pruebas de supervivencia/durabilidad, y me gustaría saber cómo hicieron esas pruebas experimentales. Por ejemplo, cómo tomaron muestras en el Xeon (Jayhawk) de la época de Pentium 5, y cómo Intel detectó entonces los problemas térmicos.
  • Me parece que, en lugar de hacer funcionar un PC completo 24/7 en un museo, quizá sería una opción más barata mantener solo caliente la superficie del chip con un control de temperatura en lugar de un disipador.

• Escribí esto por curiosidad sobre el escaneo CT :-)

  • No es tanto una cuestión de escaneo CT, sino de preguntas sobre el chip en sí; como los hilos de unión quedan expuestos al aire, me pregunto si al caerlo esos hilos podrían moverse y provocar un corto. Gracias por la pregunta.
  • Lo pregunto por curiosidad: en mi región de Rusia no se puede acceder al sitio web; no sé si el acceso está restringido o si es un problema de mi proveedor de internet. Alguien me está entorpeciendo el estudio de CPUs legacy de Intel, y te doy mi apoyo por el trabajo.
  • Soy estudiante de CT en medicina y me gustaría saber qué valores de kVp/mAs se usan y cómo se evitan los artefactos frecuentes en la CT médica.
  • Me pregunto si los pines que parecen estar conectados se rompieron de forma intencional, esto es, si en el proceso de producción estaban conectados al principio y luego se desconectaron por una señal específica.
  • Me pregunto si en ese proceso la CPU se rompe, o si en este caso de muestra se volvió a ensamblar.

• kens: parece que la distribución de pines se decidió para facilitar el diseño de trazas en la motherboard; me gustaría confirmar si de verdad fue así.

• Me alegra que alguien haya compartido información sobre el embalaje híbrido; este tipo de conocimientos de fondo tan general ayudan muchísimo a ingenieros nuevos. Este cableado es menos complejo que los híbridos militares antiguos; aunque sea de 6 capas, solo hay un monolítico.

• Fui a una feria de computadoras por ahí en 1989, mi padre me compró un PC con 386 DX a 25 MHz, 4 MB de RAM y 40 MB de disco duro, que fue una gran mejora respecto al Tandy 286 de 16 MHz que usaba. El de 25 MHz era un modelo algo popular entonces, y un modelo de 33 MHz fue realmente impresionante aunque costaba bastante. La feria de computadoras fue una experiencia emocionante.

  • Para 1989 era una especificación realmente rápida; a principios de los 90 vi por primera vez una Gateway de 50 MHz con 8 MB de RAM, y con MS Paint y MS Word me divierté mucho haciendo notas y dibujos con mi hermano, y también descubrí MS-DOS y QBasic, lo que me lleva a escribir comentarios en Hacker News ahora.
  • Mi primer PC fue uno que mi padre me compró en 1991 con AMD 386DX40; ese PC y el Spectrum +3 que me compró un año antes son recuerdos muy buenos.

• La anécdota de la terquedad de aferrarse a 16 pines y de evitar usar más pines es muy llamativa; es interesante que incluso empresas que luego tuvieron éxito no siempre tomaban las decisiones correctas desde un principio. El punto clave es que hubo supuestos extraños y perjudiciales, pero al final la racionalidad terminó imponiéndose.

  • También hay que tener en cuenta que en ese momento el costo de embalaje en EE. UU. era muy alto; recuerdo un video de Asianometry donde un empresario japonés contaba que en algún momento alrededor de los 70 viajó a Texas y se dio cuenta de que los lead frames eran muy caros, y que luego fabricaba en Japón, más barato, para exportarlo. Lamentablemente no encuentro de nuevo ese episodio en particular.

• La imagen de CT de la capa 2 de “Signals” se habría visto genial como fondo del logo “Intel Inside”; así se sentiría mejor la estética de esa época. Lo mejor de un trabajo como el de kens es encontrar una estructura hermosa de forma casi accidental mientras se despejan preguntas abstractas. Gracias por el trabajo.

• Ese antiguo encapsulado cerámico es, en mi opinión, la cima de la estética del diseño de chips.

• Es interesante que de los 8 pines marcados como “NC” (No Connect) en el 386, Cyrix 486DLC utilice 7. A20M#(F13): si la motherboard lo soporta, puede cachear toda la RAM en L1 sin excluir los primeros 64 KB. FLUSH#(E13): se usa con soporte de motherboard sin necesidad del hack de flush de L1; antes ese hack (modo BARB) parecía inteligente, pero cuando todos usaban DMA con Sound Blaster, la caché se invalidaba continuamente durante los juegos. RPLSET(C6), RPLVAl(C7): para depuración del estado de la caché L1. SUSP#(A4), SUSPA#(B4): soporte de suspensión, se despierta por INT/NMI, útil para laptops. Sorprendentemente, uno de los No Connect (B12) sí tiene un wire bond, y Cyrix lo usó como entrada KEN# (activar caché L1); en las CPU de Intel había un único pin NC que realmente era salida, y Cyrix lo diseñó para conducirlo en Low para habilitar el caché.

• Me intriga dónde están los pines de dirección A0 y A1.

  • El 386 es un procesador de 32 bits que direcciona palabras de 32 bits, así que no requiere bits de dirección A0 y A1; en cambio, para leer 1 byte o una palabra de 16 bits, los 4 pines Byte Enable (BE0#~BE3#) especifican el byte que se transmite. Aunque esta estructura no es perfecta, al no usarse los 16 bits inferiores del bus de datos, replica los 16 bits superiores en los 16 inferiores para que el bus de 16 bits se use de manera más eficiente.