IBM revela tecnología de chips de 0.7 nm, por debajo de 1 nm
(newsroom.ibm.com)- Mientras la industria de semiconductores se acerca a los límites físicos del escalado tradicional, IBM presentó la primera tecnología de chips del mundo basada en un nodo de 0.7 nm y 7 ángstroms, por debajo de 1 nm
- Al integrar aproximadamente 100 mil millones de transistores en un chip del tamaño de una uña, apunta a casi duplicar la densidad frente al chip de 2 nm que IBM mostró en 2021
- La estructura clave, nanostack, apila transistores en vertical y los coloca de forma escalonada, lo que permite integración secuencial 3D y optimizar la combinación de materiales por capa
- Los resultados técnicos presentados anticipan hasta 50% más rendimiento o 70% más eficiencia energética frente al nodo de 2 nm de IBM, y en una investigación de VLSI 2026 también se confirmó un escalado de 40% en SRAM
- IBM considera que el punto de adopción más temprano de nanostack sería en nodos por debajo de 1 nm, y espera una ruta hacia producción dentro de los próximos 5 años y una hoja de ruta de escalado de semiconductores de al menos 10 años
Nodo de 0.7 nm y densidad de integración
- El 25 de junio de 2026, IBM presentó la primera tecnología de chips por debajo de 1 nanómetro del mundo, y la nueva arquitectura de transistores corresponde a un nodo de 0.7 nm o 7 ángstroms
- El nuevo chip contiene casi 100 mil millones de transistores en un área del tamaño de una uña
- Eso representa casi el doble de densidad frente al chip de 2 nm que IBM dio a conocer en 2021
- Los semiconductores son una tecnología base utilizada en computación, electrónica de consumo, equipos de comunicación, sistemas de transporte e infraestructura crítica
- Según los resultados técnicos presentados, se espera que el nuevo chip ofrezca hasta 50% más rendimiento o 70% más eficiencia energética frente al chip de nodo de 2 nm de IBM
- Entre las aplicaciones propuestas se mencionan la IA generativa, la infraestructura de nube y los dispositivos electrónicos de próxima generación
- Estas cifras se basan en los resultados de VLSI 2025, “NanoStack Transistor Architecture for CMOS 7A Node and Beyond”
Estructura de transistores 3D nanostack
- El equipo de investigación de IBM desarrolló una arquitectura de transistores llamada nanostack para el nuevo chip
- Esta estructura es descrita como el primer diseño basado en nanosheets tridimensionales conocido en la industria
- Se presenta como una estructura que va más allá de la tecnología nanosheet, la arquitectura avanzada previa inventada por IBM
- Los transistores se apilan verticalmente y se colocan de forma escalonada
- Al aprovechar la integración secuencial 3D, se pueden incluir más transistores en un solo chip
- Dentro de cada capa apilada se pueden usar distintas combinaciones de materiales
- Esto permite optimizar de forma independiente el rendimiento y la eficiencia energética de cada transistor
Validación experimental y escalado de SRAM
- IBM afirmó que la arquitectura nanostack puede fabricarse físicamente y soporta operación real de cómputo
- La validación experimental incluye los siguientes resultados
- Uniones dieléctricas ultradelgadas en integración CMOS
- Demostración de capacidades de ingeniería de doble canal
- Funcionamiento de un inversor CMOS funcional con el rendimiento de conmutación esperado
- Una nueva investigación presentada en VLSI 2026 mostró que la arquitectura nanostack ofrece 40% de escalado en SRAM
- Ese resultado se basa en “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”
- Esto podría traducirse en diseños de chips más eficientes y en soporte para la demanda de datos de alto ancho de banda en cargas avanzadas de IA
Escalado a nivel ángstrom y hoja de ruta
- IBM considera que, gracias a la estructura nanostack, la tecnología lógica puede extenderse por primera vez por debajo del nodo de 1 nm
- Esto se evalúa como un avance en el escalado a nivel ángstrom, que se acerca al tamaño de átomos individuales
- Aunque hoy los nodos de transistores se usan más para indicar generaciones de tecnología de fabricación que dimensiones físicas exactas, la tecnología de 0.7 nm de IBM muestra la posibilidad de seguir escalando
- La hoja de ruta de semiconductores de IBM proyecta al menos 10 años de escalado futuro con base en la nueva arquitectura nanostack
Instalaciones de investigación, High NA EUV y perspectivas de producción
- IBM y sus socios realizaron este trabajo en unas instalaciones avanzadas de investigación en semiconductores en Albany, Nueva York
- En este centro se instalarán en el futuro equipos de litografía High NA EUV
- Esta tecnología desarrollada por ASML permite imprimir circuitos con ultra precisión y respalda la fabricación de chips más pequeños y potentes
- IBM, Lam Research, Tokyo Electron y SCREEN Semiconductor Solutions han desarrollado en conjunto nuevos procesos y herramientas High NA EUV, y ya han producido dispositivos funcionales
- IBM también anunció recientemente sus planes para crear Anderon, la primera fundición cuántica pura del mundo
- Anderon operará como una empresa independiente de IBM
- Su objetivo es aprovechar la experiencia de IBM en computación cuántica y semiconductores para ayudar a que Estados Unidos pueda fabricar la mayor parte de las obleas cuánticas del mundo
- IBM espera que el punto de adopción más temprano de la tecnología nanostack sea en nodos por debajo de 1 nm, y considera que podría haber una ruta hacia producción en un plazo de hasta 5 años
1 comentarios
Comentarios en Hacker News
Parece otra continuación de la tradición de seguir haciendo afirmaciones de dimensiones físicas del tipo “la tecnología lógica por primera vez puede escalar por debajo del nodo de 1 nm”, aunque no tenga relación con el tamaño real de las estructuras dentro del chip
Lo que en realidad presentaron es una “nanostack architecture” hecha con un tamaño de característica de alrededor de 5 nm, y IBM básicamente dice que eso equivale a un hipotético chip real de menos de 1 nm
El logro en sí es impresionante, pero da la impresión de que en la industria hay demasiados marketers
En silicio, el largo de compuerta de un FET tiene un límite inferior de aproximadamente 10~15 nm, y los procesos de fabricación CMOS actuales todavía no han llegado a ese límite
Para hacer transistores más pequeños, habría que pasar a otros materiales semiconductores
El grosor vertical de varias capas puede ser de unos pocos nm o incluso menor a 1 nm, pero eso no importa directamente para la densidad del circuito
El llamado tamaño de nodo se refiere a una dimensión horizontal, no vertical, y dimensiones verticales de alrededor de 1 nm ya eran posibles hace décadas porque dependen de la velocidad y el tiempo de crecimiento
La industria debió dejar de usar hace décadas la palabra “tamaño” y expresar los procesos CMOS en términos de densidad, por ejemplo número de compuertas lógicas por mm cuadrado
Pero si publicaran cifras reales, al “proceso de 1 nm” le sería más difícil afirmar que es mejor que el “proceso de 2 nm” de otra empresa, y eso al marketing no le gustaría
Es una medida de densidad comparable con los nodos de 28 nm y anteriores, con transistores planos, de alrededor de 2010~2011, y un nodo de “0.7 nm” significa la misma densidad de transistores que si un nodo estándar de transistores planos se redujera hasta 0.7 nm
Lamentablemente, así funciona hoy la industria de semiconductores
Pero el tamaño real de las características no está cerca de 1 nm; más bien logran esa densidad con una estructura 3D mediante apilamiento
Todas las afirmaciones hay que tomarlas con cierto filtro
Para dejarlo claro, no significa que alguna parte del die mida realmente 0.7 nm
Se parece más a decir que tiene aproximadamente el doble de densidad que la generación de nodo anterior, y la industria simplemente decidió seguir usando la palabra “nanómetro” aunque el tamaño real del transistor y el nombre del nodo se separaron hace años
La Gen Alpha nació después de eso, y por ahí también se cruzan parte de la Gen Z y la Gen Beta
Como referencia, hay un texto de más de 7,000 palabras sobre esta tecnología que entra bastante a fondo
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
Hay que recordar que IBM pagó 1,500 millones de dólares para que GlobalFoundries se quedara con sus fábricas y su división de servicios de diseño
No fue que GF le pagó a IBM, sino que IBM le pagó a GF para transferirle las fabs
https://www.reuters.com/article/technology/ibm-to-pay-global...
Habrá que ver cómo resulta
Lo más sorprendente es que IBM todavía conserve de algún modo un laboratorio de silicio
Yo pensaba que ya se había convertido básicamente en una consultora
Al menos una parte probablemente sea para fines de “Trusted Foundry”, con el objetivo de asegurar una base de fabricación de chips en EE. UU. para uso militar
Según un reporte del NYT, IBM opera laboratorios de I+D y luego licencia la tecnología que desarrolla a empresas que sí fabrican chips reales
Tiene una de las organizaciones de investigación industrial más grandes del mundo y hace más investigación en ciencias duras que casi cualquier otra empresa
En una de las imágenes dice “15 filas de átomos de silicio”
¿Hay un límite para qué tan pequeño puede hacerse? ¿El límite final es un átomo?
¿La ley de Moore tiene también un límite físico o molecular?
En realidad fue hace bastante tiempo
Si haces la compuerta de un transistor lo suficientemente pequeña y delgada, los efectos cuánticos empiezan a dominar
Los electrones hacen túnel aleatoriamente hacia dentro y fuera de la compuerta, haciendo que el transistor conduzca incluso cuando no debería
No recuerdo la cifra exacta, pero es del orden de unos pocos átomos de ancho
Y hasta donde sabemos, realmente no hay forma de evitarlo
A esta escala, el electrón no es solo un objeto físico simple, así que no puedes simplemente excluirlo de cierto volumen del espacio
La función de onda del electrón puede aparecer donde quiera dentro de su nube de probabilidad, y para bloquearlo hay que hacer la unión aislante más gruesa que esa nube de probabilidad
https://en.wikipedia.org/wiki/Landauer%27s_principle
Aunque usar átomos individuales ocasionalmente como elementos de cómputo suena más o menos plausible
¿Y diseñar un procesador de plasma de quarks y gluones más allá de eso? Me gustaría ver un episodio de Star Trek sobre eso
Se puede imaginar, pero para que lleguemos a ese nivel hay una brecha comparable a la que hay entre un mono golpeando piedras en una cueva y fabricar un iPhone
¿Cómo escalará esta estructura 3D en términos de rendimiento?
Pensándolo de forma ingenua, parecería que agregar capas verticales afectaría el rendimiento de forma exponencial; me pregunto si será comercialmente viable en el corto plazo.
¿Cómo va a comercializar esto IBM?
¿Lo hará mediante licencias a las fabs?
IBM lleva años haciendo este tipo de cosas mediante transferencia de tecnología, acuerdos de licencia, soporte y otras vías.
Rapidus, Samsung, GlobalFoundries, ST, SMIC y AMD, entre otras, han usado resultados de I+D de IBM en distintos momentos, nodos y productos.
El ecosistema de semiconductores de punta parece una enorme masa interconectada, e IBM está metida muy adentro.
Si compras equipos de ASML para fabricar productos con este proceso, probablemente terminarás pagándole a IBM por el conocimiento y el soporte para hacerlo funcionar de verdad, dándole una parte de los ingresos o cerrando algún acuerdo según convenga.
También le conviene a IBM que toda la industria pueda innovar en las tecnologías alrededor.
Por ejemplo, si varias empresas de tecnologías de proceso pueden producir de manera más costo-efectiva, eso también beneficia a IBM.
O sea, licenciar o demandar.
Siempre escucho que IBM fabrica chips impresionantes como este, pero casi no se ve dónde se usan realmente los chips de IBM.
¿Qué hacen con esto?
Por ejemplo, todo el sistema de gestión de inventario de Costco corre sobre IBM i, es decir, sobre POWER.
Puedes ver pantallas de terminal clásicas por toda la tienda.
Los bancos también usan muchísimo z e i.
Como estos sistemas casi siempre están dentro del centro de datos, normalmente no los ves directamente; simplemente no se nota porque entre la UI y el sistema real de registros hay como 50 microservicios en medio, pero sin duda estás interactuando con ellos.
Después de eso ya no trabajé con ese tipo de equipo, así que no sé cuál sea la situación actual.
Hay dos grandes problemas.
Muchas empresas parecen hacer eso.
Que algo esté fuera del área de especialidad de uno no lo convierte automáticamente en una tontería.