Intel, Samsung y TSMC demuestran transistores apilados en 3D

Intel, Samsung y TSMC demuestran transistores apilados en 3D

• Esta semana, en la Conferencia Internacional de Dispositivos Electrónicos de IEEE, TSMC presentó CFET (Complementary FET), que apila la lógica necesaria para los chips CMOS.
• CFET corresponde al siguiente paso en la hoja de ruta de la ley de Moore, e Intel, Samsung y TSMC demostraron que todos pueden fabricar esta tecnología.

La opinión de GN⁺

• Este artículo muestra que los líderes de la industria de semiconductores siguen logrando avances tecnológicos en línea con la ley de Moore.
• CFET, una tecnología de transistores apilados en 3D, tiene el potencial de mejorar el rendimiento y la eficiencia de los chips, por lo que es una noticia interesante para quienes siguen de cerca el desarrollo tecnológico.
• Se espera que estos avances tecnológicos contribuyan a mejorar el rendimiento de diversos dispositivos electrónicos, como smartphones, computadoras y centros de datos, lo que podría tener un impacto directo en la vida cotidiana.

[GN⁺]

Opiniones de Hacker News

• Es divertido haber sido un observador curioso de esta industria durante años. De vez en cuando, la ley de Moore parece chocar contra un obstáculo, y algunos expertos lo ven como una señal clara de que llegó al límite, mientras que otros sostienen que la ley de Moore ya murió porque el precio por transistor ya venía subiendo. Otros más creen que hay un límite físico, y que por debajo de cierto número de nanómetros simplemente no es posible. También está la idea de que Intel disfrutó una posición casi monopólica durante la última década y se volvió floja, solo para luego sorprenderse con la tecnología ultravioleta de TSMC. En cambio, personas como Jim Keller, que realmente saben “cómo se hace la salchicha”, hablan con entusiasmo de que no estamos ni cerca de ningún gran límite fundamental y de que todavía podemos esperar al menos una mejora de 1000x en los próximos años. En cualquier caso, es realmente interesante ver un campo que ha mantenido un crecimiento constante durante décadas mientras estas predicciones cambian como una montaña rusa.
• Una de las cosas interesantes aquí es que tienen un “device pitch” de 48 - 50nm, lo que significa que, aunque los transistores son pequeños en el plano XY, el ancho del pitch es mucho mayor que en “5nm” o “3nm”. Quienes están familiarizados con la fabricación de chips lo saben, pero quienes no tienen una comprensión profunda del tema a menudo malinterpretan esto y creen que se pueden colocar transistores con una separación de 5nm. En términos de densidad, podría aumentar en alrededor de 30 - 40% el número total de transistores en el mismo espacio. Si uno mira el diseño del inversor de Intel, parece que se podrían hacer celdas DRAM muy compactas si se está dispuesto a duplicar la profundidad. Un chiplet con 8GB de memoria DDR ECC sería útil para sus procesadores y para arquitecturas avanzadas de FPGA.
• Pregunta general sobre semiconductores: ¿por qué no se pone más énfasis en el costo de producción (cómputo/dólar) que en la densidad de transistores? Los CPU no son particularmente grandes. El CPU de mi computadora podría tener el volumen de unas cuantas cucharas. Entonces, si el cómputo está más disperso, ¿sería menos útil, por ejemplo por la velocidad de comunicación?
• Puede que me esté perdiendo de algo, pero ¿no se volvería más grave el problema térmico? Actualmente tenemos soluciones de enfriamiento bastante potentes para sacar el calor de la superficie de chips relativamente delgados. Si los chips se vuelven más tridimensionales, ¿cómo se enfriará el interior?
• En almacenamiento, al pasar de NAND 2D MLC y TLC al apilamiento 3D TLC (y esos horribles niveles aún más altos de bits), se introdujo una interferencia que en realidad acorta el ciclo de vida de la memoria. Cuando se leen las celdas, el voltaje altera el estado de las celdas vecinas, que luego deben reescribirse a la fuerza para conservar ese estado; es decir, leer datos acorta la vida útil del disco. Nos están vendiendo productos pésimos. Según lo poco que entiendo del problema, esto se resolvería ocupando más área de superficie para separar las pistas que pasan por la pila vertical. Eso equivaldría al área de superficie de un diseño 2D, pero con una complejidad mayor. Aunque sí he leído un paper[1] que intentaba mitigar el problema (no resolverlo) agregando latencia. Así que ahora leo esta noticia sobre procesadores y me pregunto qué inconvenientes terminarán sufriendo los usuarios finales con procesadores hechos con estas tecnologías, ya sea en confiabilidad del cómputo, vulnerabilidades, etc. Mencioné vulnerabilidades imaginando problemas de prefetch a nivel de transistor (pura imaginación y especulación de mi parte), porque si esto llegara a ocurrir en el futuro, perfectamente podría ver a los fabricantes lanzando parches que aumenten arbitrariamente las latencias o introduzcan otras medidas que hagan retroceder el rendimiento de cómputo diez años. Y, por supuesto, está la confiabilidad del cómputo. ¿Se están tomando medidas para evitar todo esto? Si no, dejo aquí mi comentario para el tribunal del futuro.
• Cuando ya no podemos hacer los chips más grandes en horizontal, apilamos transistores en vertical. Es como si hubiéramos redescubierto los edificios altos.
• La pequeña startup thruchip.com ya hacía apilamiento 3D hace 10 años.
• ¿Cuáles serían los resultados reales que podemos esperar de esta tecnología? ¿Alguien lo sabe?
• Si sigue siendo un canal GAA, ¿la longitud del canal es la misma que en los nodos más recientes de 3nm?
• ¿Esto aumenta los GHz o solo incrementa la cantidad de núcleos?