Intel, Samsung y TSMC muestran transistores apilados 3D
(spectrum.ieee.org)- Intel, Samsung y TSMC presentaron avances de CFET en el IEEE International Electron Devices Meeting, dando forma a una hoja de ruta de próxima generación que apila en una sola estructura los dos transistores usados en lógica CMOS
- CFET lleva más arriba la estructura de nanosheets (gate-all-around) posterior a FinFET, integrando nFET y pFET uno sobre otro; se estima que faltan entre 7 y 10 años para su comercialización
- Intel implementó un inversor CMOS sobre un solo fin y, mediante backside power delivery, contactó el transistor inferior desde debajo del silicio para reducir la congestión de interconexiones, logrando un contacted poly pitch de 60 nm
- Samsung mostró CPP de 48 nm y 45 nm en dispositivos individuales, y al reemplazar el grabado húmedo por grabado seco mejoró el aislamiento de source y drain en pFET y nFET apilados, elevando 80% el rendimiento de dispositivos funcionales
- TSMC también alcanzó un pitch de 48 nm con relevancia industrial, y con capas de SiGe de alta proporción de germanio permitió formar una capa aislante entre los dispositivos superior e inferior en una etapa más temprana del proceso
La próxima estructura de transistor a la que apunta CFET
- Con los tres fabricantes de chips avanzados mostrando CFET, empieza a tomar forma una visión de futuros procesadores que casi duplicarían la densidad de transistores
- CFET significa complementary field-effect transistor, y consiste en apilar dentro de una sola estructura los dos tipos de transistores necesarios para la lógica CMOS
- La industria de chips está pasando de FinFET, usado desde 2011, a nanosheets, o transistores gate-all-around
- En FinFET, la compuerta controla la corriente que fluye por un fin vertical de silicio
- En los dispositivos nanosheet, el fin se corta en varias cintas y la compuerta rodea cada una
- CFET crea una pila de cintas más alta y usa la mitad para un dispositivo y la otra mitad para otro
- Tal como explicaron ingenieros de Intel en IEEE Spectrum en diciembre de 2022, CFET fabrica nFET y pFET uno sobre otro dentro de un proceso integrado
- Los expertos creen que el lanzamiento comercial de CFET llegará en 7 a 10 años, pero aún queda mucho trabajo antes de que esté listo
Intel: inversor y alivio de la congestión de interconexiones
- Intel fue la primera de las tres compañías en mostrar CFET y ya había presentado una versión inicial en IEDM 2020
- Esta vez se enfocó en mejoras alrededor del inversor, el circuito más simple que puede formar un CFET
- Un inversor CMOS envía el mismo voltaje de entrada a las compuertas de los dos dispositivos de la pila y entrega como salida el valor lógico invertido de la entrada
- Marko Radosavljevic, de Intel, dijo que el inversor se fabricó sobre un solo fin y que, en su máximo escalamiento, tendría 50% del tamaño de un inversor CMOS común
- Para convertir una pila de dos transistores en un circuito inversor real se necesitan interconexiones (interconnect), y ese cableado puede comerse la ventaja de área
- Intel simplificó el circuito contactando el transistor inferior desde debajo del silicio, no desde arriba
- Este enfoque usa la tecnología de backside power delivery que Intel planeaba desplegar hacia fines de ese año
- Esta tecnología permite colocar interconexiones tanto por encima como por debajo de la superficie del silicio
- El contacted poly pitch, o CPP, del inversor resultante fue de 60 nm
- El CPP es una métrica de densidad que corresponde a la distancia mínima entre la compuerta de un transistor y la siguiente
- El CPP de los chips actuales de nodo de 5 nm es de alrededor de 50 nm
- También se ajustó la estructura para mejorar sus características eléctricas
- Se aumentó de 2 a 3 el número de nanosheets por dispositivo
- Se redujo de 50 nm a 30 nm la separación entre los dos dispositivos
- Se usó una geometría mejorada para conectar partes del dispositivo
Samsung: CPP más pequeño y proceso de aislamiento
- Samsung mostró resultados de 48 nm y 45 nm de CPP, menores que los 60 nm de Intel, aunque corresponden a dispositivos individuales y no a un inversor completo
- En el prototipo CFET más pequeño de Samsung hubo cierta degradación de rendimiento, pero no fue grande, y los investigadores creen que podría resolverse optimizando el proceso de fabricación
- El desafío clave de Samsung fue el aislamiento eléctrico de source y drain en los dispositivos pFET y nFET apilados
- Si el aislamiento no es suficiente, se produce corriente de fuga en el dispositivo que Samsung llama 3D stacked FET, o 3DSFET
- Samsung reemplazó una etapa de grabado químico húmedo por un nuevo tipo de grabado seco, y con ese cambio aumentó 80% el rendimiento de dispositivos funcionales
- Al igual que Intel, Samsung también contactó la parte inferior del dispositivo desde debajo del silicio para ahorrar espacio
- Sin embargo, Samsung usó solo 1 nanosheet en cada dispositivo del par
- Intel usó 3 nanosheets en cada dispositivo
- Los investigadores de Samsung creen que aumentar el número de nanosheets mejorará el rendimiento de CFET
TSMC: pitch de 48 nm y método para formar la capa aislante
- TSMC, al igual que Samsung, también alcanzó un pitch de 48 nm con relevancia industrial
- La característica del dispositivo de TSMC es la forma en que se crea la capa dieléctrica que aísla los dispositivos superior e inferior
- Por lo general, los nanosheets se forman a partir de capas alternadas de silicio y silicio-germanio
- En la etapa adecuada del proceso, un grabado específico para silicio-germanio elimina ese material
- En este proceso se liberan los nanowires de silicio
- TSMC usa SiGe con una proporción inusualmente alta de germanio en la capa que aislará los dos dispositivos
- Esa capa puede grabarse más rápido que otras capas de SiGe
- Como resultado, la capa aislante puede formarse varios pasos antes de liberar los nanowires de silicio
Tareas pendientes
- CFET busca una ventaja de área integrando uno sobre otro los dos dispositivos usados en lógica CMOS, pero en circuitos reales la congestión de interconexiones puede reducir ese beneficio
- Los enfoques de Intel, Samsung y TSMC abordan detalles de fabricación como el contacto de dispositivos apilados, el aislamiento, la cantidad de nanosheets y la reducción del pitch
- Las tres compañías mostraron logros en etapa de demostración, pero CFET todavía no es un producto comercial y se parece más al siguiente paso evolutivo en la hoja de ruta
- Dado que se estima su comercialización dentro de 7 a 10 años, CFET se trata hoy como un candidato de largo plazo para el escalamiento de CMOS, no como un reemplazo inmediato de las transiciones de proceso actuales
1 comentarios
Opiniones de Hacker News
Es divertido seguir esta industria desde hace mucho tiempo como espectador curioso.
Cada tanto, cuando la ley de Moore parece chocar contra una pared, algún experto ve el fin cerca, otro dice que ya murió porque el costo por transistor ya subió, y otro afirma que por límites físicos no se podrá acercar a Y después de X nm.
Por otro lado, también está el argumento de que Intel básicamente se durmió en los laureles con su monopolio durante la última década y TSMC la tomó por sorpresa con su capacidad de litografía ultravioleta extrema; mientras que gente como Jim Keller, que entiende bien la fabricación real, dice que todavía estamos lejos de los límites fundamentales y que aún se puede esperar al menos una mejora de 1000 veces.
Parece raro un campo que, durante décadas, ha tenido un crecimiento constante y abrumador, pero cuyas perspectivas son tan de montaña rusa.
Por eso, cada vez más silicio tiene que permanecer “dark”, apagado, y usarse solo para tareas de aceleración poco frecuentes. Además, en los procesos recientes casi no hubo mejoras en el tamaño de celda SRAM usado para archivos de registros y cachés.
En adelante, la caché por núcleo será relativamente más pequeña, y para compensarlo en parte podría agregarse eDRAM en el die o en un chiplet separado como una capa L4 más lenta.
El planteo era: “no podemos hacer el nodo X porque mantener un proceso nuevo cada dos años es demasiado caro”. En la era del smartphone posterior al iPhone, incluyendo tablets, se empezaron a despachar unos 2.000 millones de computadoras de bolsillo adicionales por año, cinco veces más que la previsión más optimista de 400 millones/año del modelo tradicional de PC.
Incluso dejando de lado servidores, redes, GPU y el mercado de IA, el mercado total direccionable completo en términos de cantidad de transistores y de ingresos/ganancias creció al menos 10 veces por encima de las previsiones anteriores, y gracias a eso se pudo avanzar de 22 nm a 3 nm, y luego a 2 nm y 1,4 nm. Creo que 1 nm en 2030 también es posible.
En cambio, las proyecciones de costo del siguiente proceso, por ejemplo 2 nm o 1,4 nm, siempre se estimaron por encima de lo que terminó ocurriendo. En la gestión de proyectos grandes conviene prever más de la cuenta para estar preparado ante casos como Intel 10 nm, pero TSMC ha ejecutado muy bien una y otra vez.
Por eso aparecen discrepancias en las previsiones de ambos lados, y las “señales claras de que el progreso terminó” siguen resultando equivocadas.
La cifra de “mejora de 1000 veces” sigue circulando, pero era el valor con el que Jim Keller comparaba el proceso Intel 14 nm de entonces, más o menos cercano a TSMC N10, contra un límite físico hipotético. Con 3 nm ya se recorrió al menos 4 veces de eso y, según cómo se mida, para 2030 podría quedar por debajo de 100 veces.
La ola de IA podría empujar hasta alrededor de 2035, pero todavía no hay una nueva categoría de producto como el iPhone. Los servidores de los hyperscalers ya tienen una escala grande, así que su crecimiento se está desacelerando.
Al final habrá que reducir mucho los costos de desarrollo de los procesos de punta; personalmente apuesto por IA/software, y también se necesitan productos que sigan ampliando el mercado total direccionable. Los autos autónomos quizá por fin se vuelvan realidad en la década de 2030, aunque soy bastante escéptico.
Puede que haya algunos contratos de exclusividad, pero considerando la estructura accionaria, no creo que eso tenga un gran impacto a largo plazo. Si existe la voluntad de gastar dinero en un proceso nuevo, también se consigue esa tecnología.
El software se puede hacer bastante como “hobby”, pero este campo no es así en absoluto.
Es una época interesante. Creo que el punto interesante aquí es que tiene un pitch de dispositivo de 48~50 nm.
Es decir, aunque el transistor sea pequeño en el plano XY, el ancho del pitch es mucho mayor que “5 nm” o “3 nm”. Quien conoce la producción de chips lo entiende, pero quien no la conoce a fondo puede malinterpretar que los transistores se pueden colocar separados entre sí por 5 nm.
Desde el punto de vista de densidad, parece que la cantidad total de transistores en la misma área aumentaría aproximadamente entre 30% y 40%.
Si uno mira el diseño de inversor de Intel, parece posible crear una celda DRAM bastante densa si se está dispuesto a duplicar la profundidad. Un chiplet con 8 GB de memoria ECC DDR podría ser útil tanto para procesadores como para arquitecturas FPGA avanzadas.
En sistemas avanzados ya existen chiplets DRAM apilados, pero hasta ahora casi no se han visto fuera de las GPU, y el MI300A es casi la excepción.
Es una pregunta general sobre semiconductores: me pregunto por qué se enfocan tanto en la densidad de transistores en lugar del costo de producción, es decir, operaciones por dólar.
Un CPU no es tan grande. Incluso el CPU de mi computadora, por volumen, podría ser de unas cuantas cucharadas. Entonces, si el cómputo estuviera más distribuido, ¿sería menos útil, por ejemplo, por la velocidad de comunicación?
Pero si lo usas con regularidad, la factura de electricidad terminará comiéndose el ahorro frente a obtener el mismo rendimiento de cómputo con un solo CPU moderno.
Por eso, la mejor forma de maximizar el valor en semiconductores es hacer posible la miniaturización.
Solo que no se oye mucho de esto ni en medios masivos ni en medios de ingeniería. La mayoría de los fabricantes y diseñadores miran potencia, rendimiento, área y costo, es decir, la curva PPAC, para encontrar el punto óptimo de diseño.
En el problema de distribuirlo en una superficie más amplia, la unidad de producción no es la oblea, sino el campo de exposición, de aproximadamente 25×35mm. En la práctica es difícil distribuirlo mucho más que eso, y aunque con field stitching se puede hasta cierto punto, es muy caro.
Si lo haces menos denso, puedes subir más el clock, pero tendrás menos núcleos por mm².
AMD está tomando ambos enfoques: planea poner en sus CPU híbridos núcleos Zen 4C más lentos y densamente empaquetados junto con núcleos Zen 4 rápidos que hacen boost a la frecuencia máxima.
También aplica a chips pequeños, y muchos diseños manejan componentes defectuosos, pero conviene minimizar los defectos por chip.
Quizá se me esté escapando algo, pero ¿el calor no se vuelve un problema mayor?
Incluso ahora se usan soluciones de enfriamiento bastante potentes para sacar calor de la superficie relativamente delgada del chip. Si el chip se vuelve más parecido a un cubo, ¿cómo se enfría el interior?
Los dies de CPU están optimizados para enfriarse por un solo lado. Tal vez algún día el socket, la motherboard y el heat spreader cambien para enfriar ambos lados del CPU.
Aunque probablemente no. No se me ocurre una solución medio realista que integre al mismo tiempo el arreglo de pines y el heat spreader.
En almacenamiento, al pasar de NAND 2D MLC y TLC a apilamiento 3D TLC, y luego a almacenamiento con aún más bits, aparecieron interferencias que en realidad reducen la vida útil de la memoria.
Al leer una celda, el voltaje cambia el estado de celdas vecinas y, para conservar ese estado, hay que reescribirlo a la fuerza, de modo que hasta solo leer datos reduce la vida útil del disco. Al final, están vendiendo algo bastante malo.
Según lo poco que entiendo, esto podría resolverse usando más superficie para separar más las pistas que atraviesan la pila vertical. Sería una superficie parecida a la de un diseño 2D, pero con más complejidad.
También leí un paper[1] que intenta mitigar el problema agregando latencia, pero no lo resuelve.
Así que, al ver noticias sobre apilamiento de procesadores, me pregunto qué molestias sufrirán los usuarios finales en procesadores fabricados con estas tecnologías. Cosas como confiabilidad del cómputo o vulnerabilidades.
Lo de vulnerabilidades es pura imaginación y conjetura mía; estoy pensando en problemas de prefetch a nivel de transistores. Si en el futuro de verdad aparece algo así, imagino que los fabricantes podrían meter una corrección que aumente aleatoriamente la latencia, u otra medida, y decir “no sabíamos que esto era posible cuando lo diseñamos”, regresando el rendimiento de cómputo a niveles de hace 10 años.
Por supuesto, la confiabilidad del cómputo también es un problema. ¿Se está gestionando esto para evitar esos problemas? Si no, dejo este comentario para los tribunales del futuro.
[1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
[2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...
Ese es justamente el tipo de cosas que empresas como Micron o Samsung corrigen y sortean bien al lanzar y escalar procesos Xnm para una tecnología de almacenamiento específica, y por eso son mejores que sus competidores.
Intel, TSMC, GloFo, etc., si quieren, pueden comprarle a ASML todos los equipos EUV de última generación. Aun así, en procesos lógicos TSMC siempre va un nodo adelante, y en almacenamiento ganan Micron y Samsung.
Es porque pulen bien los problemas y las partes difíciles que aparecen al reducir un diseño específico más cerca del nivel sub-nm. A otras empresas no les resulta tan fácil.
Si fabricar silicio de punta fuera solo cuestión de tener el equipo ASML más reciente, ASML habría monopolizado esas máquinas y se habría integrado verticalmente para fabricar chips de punta directamente y venderlos como negocio secundario.
Parece que hablas de alguna cualidad arbitraria como “quiero reescribirlo billones de veces”, pero eso no tiene sentido para el 99.9% de los casos de uso.
Por el mismo precio, me parece mucho mejor un disco de 4TB que se pueda reescribir 1000 veces que un disco de 256GB que se pueda reescribir 1 millón de veces.
Según la wiki del fandom de Terminator, el CPU fue modelado y diseñado principalmente en computadoras con paquetes avanzados de programación tridimensional, y las pruebas de simulación podían realizarse en tiempo real o a velocidad acelerada.
La malla cúbica de la estructura prototipo del CPU sugiere un hipercubo, un cubo en más de tres dimensiones.
En diseño de computadoras, el hipercubo se usa como esquema de conexión física para minimizar la distancia de comunicación efectiva y la latencia entre procesadores cuando no se conoce de antemano la estructura de conexiones lógicas que necesitará el software que se ejecutará.
Esto respalda la capacidad de la Neural Net para aprender, adaptarse y construir nuevas estructuras de conexiones lógicas.
¿Qué resultados se pueden esperar de forma realista de esta tecnología? ¿Alguien sabe?
CFET es una tecnología muy realista que ya está en las hojas de ruta de todas las fabs de vanguardia. Al igual que los FinFET de la generación actual o los GAAFET que llegarán en 1 o 2 años, hace básicamente lo mismo que las tecnologías de chips de generaciones anteriores, solo que mejor.
Si sigue siendo un canal GAA, ¿la longitud del canal es la misma que en los nodos de 3 nm más recientes?
No son Intel, Samsung ni TSMC, pero una startup pequeña, www.thruchip.com, también hizo apilamiento 3D hace 10 años.
https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
https://www.theregister.com/2014/02/21/thruchip_communicatio...
Me pregunto si los chips adyacentes también podrían acoplarse de la misma manera. Podría decirse que 2.5D es incluso más importante que el apilamiento.
¿Qué pasa con el calor en estos chips? ¿Por qué no se derriten?
La alimentación de energía por la parte trasera es una mejora bastante importante en términos de energía, y afecta tanto la entrega de energía como el enfriamiento.